Tiger im Tank?

[mig]

Lieber Martin!

Also, ich habe nachgelesen und bin zu dem Schluß gekommen, daß es zwei verschiedene Definitionen von Access Time gibt, was den Speicher betrifft, wobei die Quellen hier wild mischen, und im Endeffekt kennt sich sowieso niemand mehr aus :-}

Nein, prinzipiell ist es so, daß Deine Bedeutung der Memory "Access Time" für mich die "Clock Period" oder "Clock Cycle Time" ist. Beim Memory ist es offensichtlich so, daß hier Adressierung, stabiles Anliegen des Signals und Transferzeit unter einem Begriff zusammengefaßt werden (http://www.whatis.com), in den Intel SDRAM Spezifikationen ist das aber nicht so!!! Hier dürfte die Zeit gemeint sein, bis das stabile Signal anliegt (ohne Transferzeit).

Jedenfalls ist die tCLK bei PC133 mind. 7.5, die tAC max. 5.4 ns. Ich bin seinerzeit dafür "gesteinigt" worden, als ich meinte, die Zugriffszeit tAC bestimme die Übertaktbarkeit des Speicherbausteines (es ging um 6 ns PC100 Speicher). Ich wurde dann unsanft darauf hingewiesen (alt.comp.periphs.mainboard.asus), daß es dann ja noch CL, RAS to CAS delay, hold time, tCLK etc. etc. gibt, die alle Probleme machen könnten, selbst wenn die Zugriffszeit ausreichend wäre. Und so ist es ja auch. Etwas später gab es noch in alt.tuwien.hardware eine ähnliche Diskussion mit ähnlichem Ergebnis.

Also hatten wir beide nicht ganz recht. Ich war der Meinung, am Chip müsse die Zugriffszeit draufstehen, und Du warst der Meinung, es wäre nicht die Clock Period (wobei beides ja nicht ganz falsch ist, je nach dem, wo man sich sein Wissen gesaugt hat

Hier noch ein paar Links, wo ich den ganzen Schmonzes herhab ...
http://www.pc133memory.com/information/CC%231.html http://www.lndlabs.com/ram_technolog...as_latency.htm http://www.intel.com/ http://www.whatis.com/

lG, mig

PS: das "(übrigens 1000/tCLK)" hat sich auf den Tippfehler im WCM-Artikel bezogen (100/tCLK). --- und ich habe eine gräßlichen "daß"-Fehler im ersten Posting gemacht

Ich hoffe, ich habe jetzt keinen Blödsinn verzapft ...