| kikakater |
31.08.2007 18:13 |
AMD: Wer will SSE4 ? oder Der Bulldozer räumt die Scherben weg
AMD kündigt SSE5 für „Bulldozer“ an
Zitat:
Wie seinerzeit bei AMD64, hat AMD nun zwei Jahre vor der geplanten Produktvorstellung seine geplante Befehlserweiterung SSE5 angekündigt und entsprechende Dokumentationen freigegeben, und damit den Scherbenhaufen namens SSE4 geschickt umgangen. Doch warum Scherbenhaufen? Nun, da wäre SSSE3 (Supplemental Streaming SIMD Extensions 3), die 16 (128 Bit XMM Register, mit 64 Bit MMX Registern insgesamt 32) neuen Befehle der Core Mikroarchitektur (Conroe, Merom, Woodcrest), die ursprünglich als SSE4 gehandelt wurden und bei denen sich Intel viel zu viel Zeit lies, den endgültigen Namen zu enthüllen, der eben nicht SSE4 lautete – genutzt werden sie kaum. Die Penryn-Prozessoren (Yorkfield, Wolfdale, Harpertown, Dunnington) erfreuen uns mit SSE4 – genau genommen SSE4.1. SSE4.1 enthält 47 neue Befehle. Mit Nehalem (Bloomfield, Gainestown) hält in der zweiten Hälfte von 2008 SSE4.2 mit 7 weiteren Instruktionen Einzug. AMD komplettiert das Chaos und implementiert in Barcelona/Agena (K10) weder SSSE3, SSE4.1 noch SSE4.2 sondern versucht sein Glück mit SSE4a – vier neue Op-Codes. Wie nicht anders zu erwarten, sind sämtliche Befehle zueinander inkompatibel – eine Schnittmenge zwischen SSSE3-SSE4.2 und SSE4a existiert nicht.
Mit SSE5 werden nun lange im Voraus harte Fakten geschaffen. Insgesamt 46 neue Befehle (je nachdem wie man zählt auch über 100) hat AMD in petto, die die Performance steigern und die Anzahl der Register-Zugriffe reduzieren sollen. Wie das klassische SSE arbeitet auch SSE5 auf 128 Bit breiten Registern, mit denen, je nach Datentyp, ein und dieselbe Rechenoperation auf 16 (Byte, 8 Bit), 8 (Word 16 Bit), 4 (Double word od. Single Precision Floating Point, 32 Bit) oder 2 (Quad word d. Double Precision Floating Point, 64 Bit) Datenpakete angewendet wird – daher auch der Oberbegriff SIMD (Single Instruction Multiple Data).
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